Altair PollEx 進行 SI 訊號完整性分析

PollEx 中 SI 信號完整性分析的目標是通過分析和調整多個因素來獲得最佳信號品質。 

本文介紹了 Altair PollEx 解決方案，如何將其應用於 DDR 設計案例研究，並包括基準研究。

 

PollEx 訊號完整性 (SI)

PollEx 中 SI 的目標是透過分析和調整多個因素來獲得最佳訊號質量，包括：

• 由於阻抗不連續引起的反射、串擾、符號間幹擾 (ISI) 所引起的抖動

• SI 電源供應器和地彈、跡線和過孔存根、跡線跨平面分裂、不正確的訊號返迴路徑、傳輸線損耗、不正確的網路拓撲

• 差分對長度不匹配、配電網路問題、過孔寄生、總線網路長度不匹配、M/S 和S/L 結構之間的線路延遲差異、驅動器扇入/出、訊號邊緣速率、走線自諧振、部件間偏移

 

使用 Altair Pollex 進行 DDR 設計案例研究

 

需要解決的問題

「眼睛」關閉，因此無法進行數據通信

• 由於阻抗不連續性引起的反射噪聲，過衝/回鈴較大

• 由於分支長度不平衡，兩個記憶體之間存在時序偏差。

• 由於符號間幹擾 (ISI) 造成的大抖動

• 由於串擾或電源噪聲，回鈴可能會變大。

• 分支長度較長，因此可作為分散式負載。

 

改進 1

改良 - 增加戴維南型端接以加強阻抗失配問題

結果 - 減少超調並睜開眼睛。 然而，青色改進波形仍觸及眼罩

 

改進 2

改進 - 調整為相同的負載分支長度並變更為集總負載拓撲

結果 - 改善電壓/時序裕度（青色波形）

 

改進 3

改進 - 修改層堆疊以減少網路和參考平面之間的間隙

結果 - 遠端串擾幅度降低（青色波形）

 

改善結果

透過應用這三個更改，設計得到顯著改進

電壓裕度提高至 400mV，時序裕度提高至 630pS/779pS（setup/hold）

 

Pollex 應用於 DDR 設計案例研究結論

SI 應用於早期開發階段的目的是預測驅動器波形到達接收器階段時的訊號失真並確保時序和電壓裕度

我們給出了一個 DDR 設計案例，阻抗不匹配導致的過衝很大，縮短了IC的壽命，並產生很大的回鈴，當侵入閾值區域時會導致系統故障

應提供足夠的設計餘裕以及可以提前控制的元素，以實現穩健的設計，其中無法預測的不可預測因素不會導致系統故障。 我們展示了 3 項改進：

• 為了減少阻抗不匹配引起的過衝，添加適當的值端接

• 調整拓樸以平衡負載，最大限度地減少反射雜訊偏斜的影響

• 串擾噪聲會使回鈴惡化，因此應盡可能減少串擾噪聲

PollEx SI 快速可靠，可提供與競爭性且歷史悠久的 SI EDA 分析軟體相同的準確度

 

若需完整研究案例與 Pollex 軟體介紹，歡迎與安捷新科技聯繫!

 

想了解更多資訊，或有任何相關需求，歡迎與我們聯繫。

安捷新科技股份有限公司 AgileSim Technology Corp.

• 電話 : (02)2518-9060
• 郵件 : info@agilesim.com.tw